| rdfs:comment
| - SystemVerilog ist eine Hardware-Beschreibungs- und Verifikationssprache (englisch , kurz HDVL genannt). Sie bietet Möglichkeiten zum Design und zur Verifikation von digitalen Schaltungen. SystemVerilog wurde von entwickelt und ist eine Erweiterung des IEEE 1364–2001 Verilog HDL. Dabei arbeitet SystemVerilog aber auf einer höheren Abstraktionsebene als Verilog-2001. (de)
- SystemVerilog est à la fois un langage de description, se basant pour cela sur Verilog, et un langage de vérification de matériel, permettant de faire de la simulation et vérification. Il est standardisé sous le numéro IEEE 1800 par l'Institute of Electrical and Electronics Engineers (IEEE). (fr)
- SystemVerilog, standardized as IEEE 1800, is a hardware description and hardware verification language used to model, design, simulate, test and implement electronic systems. SystemVerilog is based on Verilog and some extensions, and since 2008 Verilog is now part of the same IEEE standard. It is commonly used in the semiconductor and electronic design industry as an evolution of Verilog. (en)
- SystemVerilog – język opisu sprzętu i systemów wysokiego poziomu, stworzony jako rozszerzenie starszego języka Verilog. (pl)
- SystemVerilog は、ハードウェア記述言語のVerilog HDLを拡張した言語で、主に検証に関する機能が拡張・統合されている。2002年にAccelleraに対して Superlog 言語を寄付したことで生まれた。検証機能の部分はシノプシスが提供した OpenVera に基づいている。2005年、SystemVerilog は IEEE Standard 1800-2005 として標準化された。 (ja)
- SystemVerilog是一種在現代積體電路（尤其是超大型積體電路）的设计及验证流程中，由Verilog发展而来的硬體描述、硬件验证统一语言，前一部分基本上是2005年版Verilog的扩展，而后一部分功能验证特性则是一门面向对象程序设计语言。面向对象特性很好地弥补了传统Verilog在芯片验证领域的缺陷，改善了代码可重用性，同时可以让验证工程师在比寄存器传输级更高的抽象级别，以事务而非单个信号作为监测对象，这些都大大提高了验证平台搭建的效率。 SystemVerilog已经被采纳为电气电子工程师学会1800-2009标准，并获得了主流电子设计自动化工具供应商的支持。雖無任一個仿真系統能聲稱自己完全支援SystemVerilog语言参考手册（Language Reference Manual, LRM）裡介紹的所有语言结构，要改善测试平台的互操作性相当困难，但推进跨平台兼容性的研究开发工作已在進行中。若干种验证方法学相继出现，以预定义类的形式对测试平台模块进行标准化，如今最新基于SystemVerilog的验证方法学为通用验证方法学。此方法学主要包括开放源代码的类库以及支援可重用测试平台、开发验证IP核的预置格式。许多第三方提供商则开始推出基于SystemVerilog的验证IP核。 (zh)
- SystemVerilog — язык описания и верификации аппаратуры, являющийся расширением языка Verilog. SystemVerilog был создан на базе языков Superlog (Accellera, 2002). Значительная часть функциональности, связанной с верификацией была взята из языка (Synopsys). В 2005 SystemVerilog был принят как стандарт IEEE 1800—2005. В 2009 стандарт 1800—2005 был объединен с стандартом языка Verilog (IEEE 1364—2005), и была принята актуальная версия SystemVerilog — стандарт IEEE 1800—2009. (ru)
- SystemVerilog — мова опису і верифікації апаратури, що є розширенням мови Verilog. SystemVerilog був створений на базі мов Superlog (Accellera, 2002). Значна частина функціональності, пов'язаної з верифікацією була взята з мови OpenVera (Synopsys). У 2005 SystemVerilog був прийнятий як стандарт IEEE 1800—2005. У 2009 стандарт 1800—2005 був об'єднаний з стандартом мови Verilog (IEEE 1364—2005), і була прийнята актуальна версія SystemVerilog — стандарт IEEE 1800—2009. (uk)
|
![[RDF Data]](/fct/images/sw-rdf-blue.png)
![[cxml]](/fct/images/cxml_doc.png)
![[csv]](/fct/images/csv_doc.png)
![[text]](/fct/images/ntriples_doc.png)
![[turtle]](/fct/images/n3turtle_doc.png)
![[ld+json]](/fct/images/jsonld_doc.png)
![[rdf+json]](/fct/images/json_doc.png)
![[rdf+xml]](/fct/images/xml_doc.png)
![[atom+xml]](/fct/images/atom_doc.png)
![[html]](/fct/images/html_doc.png)