This HTML5 document contains 66 embedded RDF statements represented using HTML+Microdata notation.

The embedded RDF content will be recognized by any processor of HTML5 Microdata.

Namespace Prefixes

PrefixIRI
dctermshttp://purl.org/dc/terms/
dbohttp://dbpedia.org/ontology/
foafhttp://xmlns.com/foaf/0.1/
n5http://www.cs.berkeley.edu/~kubitron/asplos98/abstracts/
n19https://global.dbpedia.org/id/
n6http://www.cs.berkeley.edu/~kubitron/asplos98/slides/
dbthttp://dbpedia.org/resource/Template:
dbpedia-ukhttp://uk.dbpedia.org/resource/
rdfshttp://www.w3.org/2000/01/rdf-schema#
dbpedia-svhttp://sv.dbpedia.org/resource/
freebasehttp://rdf.freebase.com/ns/
dbpedia-srhttp://sr.dbpedia.org/resource/
rdfhttp://www.w3.org/1999/02/22-rdf-syntax-ns#
owlhttp://www.w3.org/2002/07/owl#
dbpedia-zhhttp://zh.dbpedia.org/resource/
wikipedia-enhttp://en.wikipedia.org/wiki/
dbphttp://dbpedia.org/property/
provhttp://www.w3.org/ns/prov#
dbchttp://dbpedia.org/resource/Category:
xsdhhttp://www.w3.org/2001/XMLSchema#
goldhttp://purl.org/linguistics/gold/
wikidatahttp://www.wikidata.org/entity/
dbrhttp://dbpedia.org/resource/
dbpedia-jahttp://ja.dbpedia.org/resource/

Statements

Subject Item
dbr:Memory_dependence_prediction
dbo:wikiPageWikiLink
dbr:Memory-level_parallelism
Subject Item
dbr:Cache_performance_measurement_and_metric
dbo:wikiPageWikiLink
dbr:Memory-level_parallelism
Subject Item
dbr:Instruction-level_parallelism
dbo:wikiPageWikiLink
dbr:Memory-level_parallelism
Subject Item
dbr:MLP
dbo:wikiPageWikiLink
dbr:Memory-level_parallelism
dbo:wikiPageDisambiguates
dbr:Memory-level_parallelism
Subject Item
dbr:Memory-level_parallelism
rdfs:label
メモリレベルの並列性 記憶體層級平行 Паралелізм рівня пам'яті Memory-level parallelism Memory-level parallelism
rdfs:comment
Паралелізм рівня пам'яті (англ. Memory-level parallelism, MLP) це термін в комп'ютерній архітектурі, що характеризує можливість мати кілька очікуючих операцій з пам'яттю, зокрема кеш-промахів, або промахів буфера асоціативної трансляції(англ. Translation lookaside buffer, TLB), одночасно. Можна мати машину, яка не суперскалярна, але яка, тим не менше, має високий MLP. Memory-level parallelism (MLP) is a term in computer architecture referring to the ability to have pending multiple memory operations, in particular cache misses or translation lookaside buffer (TLB) misses, at the same time. It is possible to have a machine that is not superscalar but which nevertheless has high MLP. メモリレベルの並列性（メモリレベルのへいれつせい、英: Memory level parallelism, MLP）はコンピュータアーキテクチャにおける用語で、複数のメモリ操作、特にキャッシュミスを同時に遅延させられる能力を指す。 MLP は ILP、すなわち命令レベルの並列性の一形態と考えることもできる。しかし、ILP は しばしばスーパースケーラ、すなわち複数の命令を同時に実行できる能力と混同される。たとえば、インテルの Pentium Pro は 5-way のスーパースケーラであり、あるサイクルに 5 つの異なるマイクロ命令の実行を開始できるが、最大 20 の異なる load マイクロ命令に対して 4 つの異なるキャッシュミスを扱うことが可能である。 一つのマシンがスーパースケーラでなくとも高い MLP を持つことはありうる。 記憶體層級平行（英語：Memory-level parallelism，縮寫為 MLP'），平行計算技術的一種，是電腦架構的一種，能夠同時進行數個記憶體操作，特別是在快取未命中（cache miss），或轉譯後備緩衝區未命中（TLB miss）時。 在單核心處理器架構下，記憶體層級平行可以被視為是一種特殊的指令層級平行（ILP）。它也經常在超純量架構下出現。 Memory-level parallelism (MLP) är en term inom datorarkitekur som syftar till möjligheten att hantera flera minnes-operationer, exempelvis cache-missar i processorn, samtidigt. I en enskild processor så kan Memory-level parallelism anses vara en form av instruction-level parallelism (ILP). ILP är dock ofta sammanflätat med , möjligheten att exekvera mer än en instruktion samtidigt. Exempelvis Pentium Pro från Intel är en femvägs superscalar, med möjligheten att starta fem olika instruktioner i samma cykel, men kan hantera upp till fyra olika cache-missar för upp till 20 olika instruktioner samtidigt.
dcterms:subject
dbc:Instruction_processing dbc:Parallel_computing
dbo:wikiPageID
12064843
dbo:wikiPageRevisionID
1000094470
dbo:wikiPageWikiLink
dbr:Lecture_Notes_in_Computer_Science dbr:Runahead dbr:Proceedings_of_the_IEEE dbr:Hardware_scout dbr:Memory_disambiguation dbr:Computer_architecture dbr:International_Supercomputing_Conference dbr:Instruction-level_parallelism dbr:Memory_dependence_prediction dbr:International_Symposium_on_Computer_Architecture dbc:Instruction_processing dbr:International_Conference_on_High_Performance_Embedded_Architectures_and_Compilers dbr:International_Conference_on_Architectural_Support_for_Programming_Languages_and_Operating_Systems dbr:Pentium_Pro dbr:Superscalar dbr:Translation_lookaside_buffer dbr:CPU_cache dbc:Parallel_computing dbr:Computer_memory
dbo:wikiPageExternalLink
n5:andrew_glew.pdf n6:andrew_glew.pdf
owl:sameAs
dbpedia-ja:メモリレベルの並列性 dbpedia-sv:Memory-level_parallelism dbpedia-sr:Паралелизам_на_нивоу_меморије wikidata:Q6815651 n19:4rgoz dbpedia-zh:記憶體層級平行 freebase:m.02vnmvf dbpedia-uk:Паралелізм_рівня_пам'яті
dbp:wikiPageUsesTemplate
dbt:Cite_conference dbt:Cite_journal dbt:Parallel_Computing dbt:CPU_technologies
dbo:abstract
メモリレベルの並列性（メモリレベルのへいれつせい、英: Memory level parallelism, MLP）はコンピュータアーキテクチャにおける用語で、複数のメモリ操作、特にキャッシュミスを同時に遅延させられる能力を指す。 MLP は ILP、すなわち命令レベルの並列性の一形態と考えることもできる。しかし、ILP は しばしばスーパースケーラ、すなわち複数の命令を同時に実行できる能力と混同される。たとえば、インテルの Pentium Pro は 5-way のスーパースケーラであり、あるサイクルに 5 つの異なるマイクロ命令の実行を開始できるが、最大 20 の異なる load マイクロ命令に対して 4 つの異なるキャッシュミスを扱うことが可能である。 一つのマシンがスーパースケーラでなくとも高い MLP を持つことはありうる。 Паралелізм рівня пам'яті (англ. Memory-level parallelism, MLP) це термін в комп'ютерній архітектурі, що характеризує можливість мати кілька очікуючих операцій з пам'яттю, зокрема кеш-промахів, або промахів буфера асоціативної трансляції(англ. Translation lookaside buffer, TLB), одночасно. В одному процесорі, MLP може розглядатися як форма паралелізму на рівні команд (англ. Instruction-level parallelism, ILP). Проте, MLP часто з’єднанні з суперскаляром, можливістю виконувати більше однієї команди одночасно. Наприклад, процесор, як-от Intel Pentium Pro є п'ятипозиційно суперскалярний, з можливістю приступити до виконання п'яти різних мікрокоманд в даному йому циклі, він може працювати при чотирьох різних промахах кешу, і при 20 різних завантажених мікрокоманд в будь-який час. Можна мати машину, яка не суперскалярна, але яка, тим не менше, має високий MLP. Можна стверджувати машина, яка не має ILP і не є суперскалярною, яка виконує одну команду не конвеєрним способом, але виконуючи апаратну передвибірку коду (не на рівні команд програмного забезпечення передвибірки коду) демонструє MLP (через численні передвибірки коду), але не ILP. Це відбувається тому, що існує декілька операцій з пам'яттю в очікуванні, але не команд. Команди часто з’єднанні з операціями. Крім того, багатопроцесорні і багатопотокові комп'ютерні системи, можна сказати, демонструють MLP і ILP через паралелізм, але не внутрішньо-потоковий єдиний процес ILP і MLP. Часто, однак, ми обмежуємо терміни MLP і ILP, для відділення визначення такого паралелізму від не паралельного однопотокового коду. Memory-level parallelism (MLP) is a term in computer architecture referring to the ability to have pending multiple memory operations, in particular cache misses or translation lookaside buffer (TLB) misses, at the same time. In a single processor, MLP may be considered a form of instruction-level parallelism (ILP). However, ILP is often conflated with superscalar, the ability to execute more than one instruction at the same time, e.g. a processor such as the Intel Pentium Pro is five-way superscalar, with the ability to start executing five different microinstructions in a given cycle, but it can handle four different cache misses for up to 20 different load microinstructions at any time. It is possible to have a machine that is not superscalar but which nevertheless has high MLP. Arguably a machine that has no ILP, which is not superscalar, which executes one instruction at a time in a non-pipelined manner, but which performs hardware prefetching (not software instruction-level prefetching) exhibits MLP (due to multiple prefetches outstanding) but not ILP. This is because there are multiple memory operations outstanding, but not instructions. Instructions are often conflated with operations. Furthermore, multiprocessor and multithreaded computer systems may be said to exhibit MLP and ILP due to parallelism—but not intra-thread, single process, ILP and MLP. Often, however, we restrict the terms MLP and ILP to refer to extracting such parallelism from what appears to be non-parallel single threaded code. Memory-level parallelism (MLP) är en term inom datorarkitekur som syftar till möjligheten att hantera flera minnes-operationer, exempelvis cache-missar i processorn, samtidigt. I en enskild processor så kan Memory-level parallelism anses vara en form av instruction-level parallelism (ILP). ILP är dock ofta sammanflätat med , möjligheten att exekvera mer än en instruktion samtidigt. Exempelvis Pentium Pro från Intel är en femvägs superscalar, med möjligheten att starta fem olika instruktioner i samma cykel, men kan hantera upp till fyra olika cache-missar för upp till 20 olika instruktioner samtidigt. 記憶體層級平行（英語：Memory-level parallelism，縮寫為 MLP'），平行計算技術的一種，是電腦架構的一種，能夠同時進行數個記憶體操作，特別是在快取未命中（cache miss），或轉譯後備緩衝區未命中（TLB miss）時。 在單核心處理器架構下，記憶體層級平行可以被視為是一種特殊的指令層級平行（ILP）。它也經常在超純量架構下出現。
gold:hypernym
dbr:Term
prov:wasDerivedFrom
wikipedia-en:Memory-level_parallelism?oldid=1000094470&ns=0
dbo:wikiPageLength
4468
foaf:isPrimaryTopicOf
wikipedia-en:Memory-level_parallelism
Subject Item
dbr:Memory_Level_Parallelism
dbo:wikiPageWikiLink
dbr:Memory-level_parallelism
dbo:wikiPageRedirects
dbr:Memory-level_parallelism
Subject Item
dbr:Memory_level_parallelism
dbo:wikiPageWikiLink
dbr:Memory-level_parallelism
dbo:wikiPageRedirects
dbr:Memory-level_parallelism
Subject Item
wikipedia-en:Memory-level_parallelism
foaf:primaryTopic
dbr:Memory-level_parallelism