| dbo:abstract
|
- High-speed transceiver logic or HSTL is a technology-independent standard for signaling between integrated circuits. The nominal signaling range is 0 V to 1.5 V, though variations are allowed, and signals may be single-ended or differential. It is designed for operation beyond 180 MHz. The following classes are defined by standard EIA/JESD8-6 from EIA/JEDEC:
* Class I (unterminated, or symmetrically parallel terminated)
* Class II (series terminated)
* Class III (asymmetrically parallel terminated)
* Class IV (asymmetrically double parallel terminated) Note that Symmetric parallel termination means that the termination resistor at the load is connected to half the output buffer's supply voltage. Double parallel termination means that parallel termination resistors are fitted at both ends of the transmission line. (en)
- HSTL (англ. High-speed transceiver logic) — технологічно-незалежний стандарт для передачі сигналів між інтегральними схемами. Номінальний діапазон сигналів від 0 В до 1,5 В, хоча можливі варіації, і сигнали можуть бути несиметричними або диференційними. Стандарт призначений для роботи за межами 180 МГц. Наступні класи вихідних буферних схем визначаються стандартом EIA/JESD8-6 від EIA / JEDEC:
* Клас I (неузгоджений вихід або симетрично паралельно навантажений)
* Клас II (послідовно узгоджений)
* Клас III (асиметрично паралельно навантаженний)
* Клас IV (асиметрично подвійно паралельно узгоджений) Примітка: Симетричне паралельне навантаження означає, що резистор на навантаженні підключений до половини напруги живлення вихідного буфера. Подвійне паралельне узгодження означає, що резистори паралельно встановлені на обох кінцях лінії передачі. (uk)
|
| dbo:wikiPageID
| |
| dbo:wikiPageLength
|
- 1356 (xsd:nonNegativeInteger)
|
| dbo:wikiPageRevisionID
| |
| dbo:wikiPageWikiLink
| |
| dbp:wikiPageUsesTemplate
| |
| dcterms:subject
| |
| gold:hypernym
| |
| rdf:type
| |
| rdfs:comment
|
- High-speed transceiver logic or HSTL is a technology-independent standard for signaling between integrated circuits. The nominal signaling range is 0 V to 1.5 V, though variations are allowed, and signals may be single-ended or differential. It is designed for operation beyond 180 MHz. The following classes are defined by standard EIA/JESD8-6 from EIA/JEDEC:
* Class I (unterminated, or symmetrically parallel terminated)
* Class II (series terminated)
* Class III (asymmetrically parallel terminated)
* Class IV (asymmetrically double parallel terminated) (en)
- HSTL (англ. High-speed transceiver logic) — технологічно-незалежний стандарт для передачі сигналів між інтегральними схемами. Номінальний діапазон сигналів від 0 В до 1,5 В, хоча можливі варіації, і сигнали можуть бути несиметричними або диференційними. Стандарт призначений для роботи за межами 180 МГц. Наступні класи вихідних буферних схем визначаються стандартом EIA/JESD8-6 від EIA / JEDEC: (uk)
|
| rdfs:label
|
- High-speed transceiver logic (en)
- HSTL (uk)
|
| owl:sameAs
| |
| prov:wasDerivedFrom
| |
| foaf:isPrimaryTopicOf
| |
| is dbo:wikiPageRedirects
of | |
| is dbo:wikiPageWikiLink
of | |
| is foaf:primaryTopic
of | |
