| dbo:abstract
|
- Μια γλώσσα επαλήθευσης υλικού (Hardware Verification Language ή HVL) είναι μια γλώσσα προγραμματισμού που χρησιμοποιείται για την επαλήθευση σχεδιάσεων ηλεκτρονικών κυκλωμάτων που έχουν γραφτεί σε μια γλώσσα περιγραφής υλικού. Οι HVL συνήθως περιλαμβάνουν χαρακτηριστικά γλωσσών προγραμματισμού υψηλού επιπέδου όπως η C++ ή η Java, καθώς και χαρακτηριστικά για εύκολο χειρισμό σε επίπεδο bit όπως αυτά στις HDL. Πολλές HVL μπορούν να παράγουν τυχαία ερεθίσματα με περιορισμούς και περιλαμβάνουν δομές λειτουργικής κάλυψης (functional coverage) που βοηθούν στην επαλήθευση πολύπλοκου υλικού. Η , η , η και η είναι οι πιο δημοφιλείς γλώσσες επαλήθευσης υλικού. Η προσπαθεί να συνδυάσει δομές HDL και HVL σε ένα ενιαίο πρότυπο. (el)
- A hardware verification language, or HVL, is a programming language used to verify the designs of electronic circuits written in a hardware description language. HVLs typically include features of a high-level programming language like C++ or Java as well as features for easy bit-level manipulation similar to those found in HDLs. Many HVLs will provide constrained random stimulus generation, and functional coverage constructs to assist with complex hardware verification. SystemVerilog, OpenVera, e, and SystemC are the most commonly used HVLs. SystemVerilog attempts to combine HDL and HVL constructs into a single standard. (en)
- Un langage de vérification de matériel (anglais : Hardware verification language, ou HVL) est un langage permettant de vérifier et valider un circuit défini dans un langage de description de matériel (HDL). SystemVerilog est par exemple un HVL pour Verilog ; ce langage est notamment supporté par le logiciel libre Verilator. La méthodologie de vérification universelle (anglais : Universal Verification Methodology, ou UVM), est décrite dans le standard IEEE 1800.2-2020, et peut être effectuée à l'aide du module en langage Python pyuvm. (fr)
- 硬件验证语言（英語：hardware verification language, 缩写为 HVL）是一种用硬件描述语言（HDL）编写、用于电子电路设计验证的编程语言。硬件验证语言通常具有类似C++或Java这样高级语言的特点，同时又提供硬件描述语言那样的位运算功能。许多硬件验证语言能够生成带约束的随机激励，并提供了功能覆盖结构，来辅助设计人员进行复杂的硬件验证。 SystemVerilog、OpenVera和SystemC是最常用的硬件验证语言。其中，SystemVerilog更是将硬件描述语言与硬件验证语言合并到单一标准。 (zh)
|
| dbo:wikiPageID
| |
| dbo:wikiPageLength
|
- 1083 (xsd:nonNegativeInteger)
|
| dbo:wikiPageRevisionID
| |
| dbo:wikiPageWikiLink
| |
| dbp:wikiPageUsesTemplate
| |
| dcterms:subject
| |
| gold:hypernym
| |
| rdf:type
| |
| rdfs:comment
|
- Un langage de vérification de matériel (anglais : Hardware verification language, ou HVL) est un langage permettant de vérifier et valider un circuit défini dans un langage de description de matériel (HDL). SystemVerilog est par exemple un HVL pour Verilog ; ce langage est notamment supporté par le logiciel libre Verilator. La méthodologie de vérification universelle (anglais : Universal Verification Methodology, ou UVM), est décrite dans le standard IEEE 1800.2-2020, et peut être effectuée à l'aide du module en langage Python pyuvm. (fr)
- 硬件验证语言（英語：hardware verification language, 缩写为 HVL）是一种用硬件描述语言（HDL）编写、用于电子电路设计验证的编程语言。硬件验证语言通常具有类似C++或Java这样高级语言的特点，同时又提供硬件描述语言那样的位运算功能。许多硬件验证语言能够生成带约束的随机激励，并提供了功能覆盖结构，来辅助设计人员进行复杂的硬件验证。 SystemVerilog、OpenVera和SystemC是最常用的硬件验证语言。其中，SystemVerilog更是将硬件描述语言与硬件验证语言合并到单一标准。 (zh)
- Μια γλώσσα επαλήθευσης υλικού (Hardware Verification Language ή HVL) είναι μια γλώσσα προγραμματισμού που χρησιμοποιείται για την επαλήθευση σχεδιάσεων ηλεκτρονικών κυκλωμάτων που έχουν γραφτεί σε μια γλώσσα περιγραφής υλικού. Οι HVL συνήθως περιλαμβάνουν χαρακτηριστικά γλωσσών προγραμματισμού υψηλού επιπέδου όπως η C++ ή η Java, καθώς και χαρακτηριστικά για εύκολο χειρισμό σε επίπεδο bit όπως αυτά στις HDL. Πολλές HVL μπορούν να παράγουν τυχαία ερεθίσματα με περιορισμούς και περιλαμβάνουν δομές λειτουργικής κάλυψης (functional coverage) που βοηθούν στην επαλήθευση πολύπλοκου υλικού. (el)
- A hardware verification language, or HVL, is a programming language used to verify the designs of electronic circuits written in a hardware description language. HVLs typically include features of a high-level programming language like C++ or Java as well as features for easy bit-level manipulation similar to those found in HDLs. Many HVLs will provide constrained random stimulus generation, and functional coverage constructs to assist with complex hardware verification. (en)
|
| rdfs:label
|
- Γλώσσα επαλήθευσης υλικού (el)
- Langage de vérification de matériel (fr)
- Hardware verification language (en)
- 硬件验证语言 (zh)
|
| owl:sameAs
| |
| prov:wasDerivedFrom
| |
| foaf:isPrimaryTopicOf
| |
| is dbo:wikiPageDisambiguates
of | |
| is dbo:wikiPageRedirects
of | |
| is dbo:wikiPageWikiLink
of | |
| is foaf:primaryTopic
of | |
