| dbo:abstract
|
- تقدر هذه الجوامع الحمل القادم من الخانة السابقة لكل خانة فيما إذا كان سيحمل القيمة (0 أو 1) بسرعة كبيرة بالنسبة إلى الجوامع الزاحفة. في الشكل المرسوم جوامع كاملة موصولة على التسلسل (تشكل جامع زاحف)، كل حمل ناتج عن إحدى هذه الجوامع هو الحمل القادم للجامع التالي: يمكن كتابة جدول الحقيقة لتابع الحمل الناتج من جمع خانتين لجامع كامل i كما يلي : وبالتي يكون تابع الحمل كما يلي : حيث التابع gi يساوي (1) عندما كلا الدخلين Xi و Yi يساويان الـ "1" بغض النظر عن قيمة الحمل الآتية لهذه الخانة Ci وفي هذه الحالة (Xi=Yi=1) فإنه سيتولد الحمل الناتج(سيصبح Ci+1=1) بغض النظر عن الحد الثاني من تابع Ci+1 لذلك فإن g تدعى/ التابع المولد للحمل /. إن التابع Pi يساوي الـ "1" عندما أحد الدخلين Xi و Yi على الأقل يحمل القيمة "1"في هذه الحالة (أحد الدخلين فقط يساوي "1")سيكون الحمل الناتج مساوياً "1" (Ci+1=1) إذا كان Ci=1 لأن gi يساوي "0" وPi يساوي "1" ولدينا أي أن Ci+1 يصبح مساوياً "1" نتيجة لوجود Ci=1 وانتقاله (انتشاره) إلى تلك الخانة من الجمع (i)، لذلك يسمى Pi / تابع انتشار الحمل /. بما أن فإن وبالتالي ويمكن كتابة كل حمل بدلالة حمل الخانة السابقة حتى الوصول إلى حمل الخانة الأولى C0 : نلاحظ أن الحمل Ci+1 ينتج بسرعة كبيرة من خلال المرور بدارات مكونة من AND و OR إن الشكل التالي يبين دارة جامع التنبؤ بالحمل لجمع عدد مكون من خانتين : في هذه الدارة C2 تنتج بنفس الزمن الذي تنتج به C1 أي بزمن المرور بثلاث [بوابات منطقية| وإذا وسعنا الدارة لتشمل جمع عددين بـ n خانة فإن آخر حمل Cn سينتج بنفس الزمن أيضاً.إن قيم كل gi و Pi تتحدد بعد المرور ببوابة واحدة فقط، لذلك يكون الزمن الكلي الذي يستغرقه جامع التنبؤ بالحمل لـ n خانة هو زمن المرور بأربع بوابات منطقية بالإضافة إلى زمن المرور بالبوابة XOR. لكن المشكلة في بناء دارة جامع التنبؤ بالحمل هي أن الدارة تزداد تعقيداً كلما زاد عدد الخانات، ولحل هذه المشكلة يمكن وضع كل عدد معين من الخانات في جامع تنبؤ بالحمل، ثم نصل الحمل الناتج لكل جامع بـ Cin للجامع الذي يليه بطريقة الجامع الزاحف أو جوامع التنبؤ بالحمل. فمثلاً لتصميم دارة جامع تنبؤ بالحمل لعددين مكونين من 32 خانة (32-bit) يمكن تقسيم الجامع إلى أربعة جوامع لأعداد مكونة من ثمان خانات ،وبالتالي سيكون هناك لكل جامع من الجوامع الأربعة حمل خارج منه (C8، C16، C24، C32) وفي هذه الحالة هناك احتمالين لوصل حمل كل جامع مع الجامع التالي : إما بطريقة الجوامع العادية ذات الحمل الزاحف فيصبح شكل جامع الـ 32 خانة كما يلي : أو بطريقة جامع التنبؤ بالحمل (إن الجامع الناتج عن وصل جوامع التنبؤ بالحمل بهذه الطريقة يسمى بجامع التنبؤ بالحمل المرتبي). (ar)
- Der Paralleladdierer mit Übertragsvorausberechnung bzw. Carry-Look-Ahead-Addierer (kurz: CLA-Addierer) ist eine logische Schaltung zur Addition mehrstelliger Binärzahlen (siehe auch Addierwerk). Der CLA-Addierer addiert zwei n-stellige Binärzahlen, verfügt also über 2·n Eingänge, sowie in der Regel über einen weiteren Übertragseingang. Da das Ergebnis einen etwaigen Übertrag enthalten kann, gibt es n+1 Ausgänge.Der Vorteil des CLA-Addierers ist, dass die Verzögerung der Schaltung nur logarithmisch zur Zahl seiner Eingänge ist, bei zugleich nur linearer Zahl an Logikgattern gemessen an der Zahl seiner Eingänge. Seine Komplexität beträgt in der Landau-Notation ausgedrückt also für die Schaltungsverzögerung und für die Schaltungsgröße. Der CLA-Addierer ist also ähnlich schnell wie ein Conditional-Sum-Addierer, dessen Verzögerung ebenfalls beträgt, und braucht zugleich ähnlich einem Carry-Ripple-Addierer nur wenige Bauteile. Conditional-Sum-Addierer brauchen im Vergleich mit dem CLA-Addierer jedoch mehr Bauteile, Carry-Ripple-Addierer weisen eine exponentiell größere Verzögerung von auf. Der CLA-Addierer ist dagegen asymptotisch schnell und günstig zugleich. (de)
- A carry-lookahead adder (CLA) or fast adder is a type of electronics adder used in digital logic. A carry-lookahead adder improves speed by reducing the amount of time required to determine carry bits. It can be contrasted with the simpler, but usually slower, ripple-carry adder (RCA), for which the carry bit is calculated alongside the sum bit, and each stage must wait until the previous carry bit has been calculated to begin calculating its own sum bit and carry bit. The carry-lookahead adder calculates one or more carry bits before the sum, which reduces the wait time to calculate the result of the larger-value bits of the adder. Already in the mid 1800s, Charles Babbage recognized the performance penalty imposed by the ripple-carry used in his Difference Engine, and subsequently designed mechanisms for anticipating carriage for his (never-built) Analytical Engine. Konrad Zuse is thought to have implemented the first carry-lookahead adder in his 1930s binary mechanical computer, the Zuse Z1. Gerald B. Rosenberger of IBM filed for a patent on a modern binary carry-lookahead adder in 1957. Two widely used implementations of the concept are the Kogge–Stone adder (KSA) and Brent–Kung adder (BKA). (en)
- 자리올림수 예측 가산기(carry-lookahead adder, CLA)는 디지털 논리에서 사용되는 가산기의 한 종류이다. 자리올림수 예측 가산기는 간단하면서도 속도가 느린 "리플 자리올림수 가산기"와 비교할 수 있다. 리플 자리올림수 가산기에서 가산기의 각 비트는 아래 비트로부터 "자리올림수" 출력을 기다려야 하는 반면에, 자리올림수 예측 가산기에서 모든 자리올림수 출력은 특별한 예측 논리에 따라 한 번에 계산된다. 그 결과는 최상위 비트로 올라가는 "리플" 출력을 기다려야 하는 대신에, 전체 결과는 현저하게 적은 지연으로 계산할 수 있다.헷자리올림수 예측 가산기는 두 가지 이유에서 리플 자리올림수 가산기보다 빠르다. 첫 번째, 리플 자리올림수 가산기는 많은 수의 논리 게이트가 요구된다. 자리올림수 예측 논리에서, 각 비트는 일정한 수의 논리 게이트가 요구된다. 만약 n이 가산기의 비트 수라면, 논리 게이트의 수는 O(n)이다. 반면에, 리플 자리올림수 가산기(와 자리올림수 예측 가산기의 각각 가산기 요소)는 구현하기 위해서 O 논리 게이트가 필요하다. 사실, 현실은 심지어 이것보다 더 나쁘다. n이 커지게 되면, 더 많은 입력과 논리 게이트 사용이 필요하게 된다. 이렇게 큰 논리 게이트는 더 많은 트랜지스터가 필요하게 되고, 논리 게이트의 수가 O라고 할지라도, 트랜지스터의 수는 O가 된다. 그러므로 n이 커질수록, 리플 자리올림수 가산기의 크기는 굉장히 다루기 힘들어진다. 두 번째로, 많은 입력을 가진 논리 게이트는 느려지는 경향이 있다. 게다가 특정 기술의 한계치 이상으로, 더 많은 입력을 지니는 논리 게이트는 비록 불가능하지 않더라도 비현실적이다. 실행이 불가능할 정도로 큰 논리 게이트는 여러 단계로 구분할 수 있지만, 그 결과 자리올림수 예측 논리의 지연은 비트 수에 완전히 독립적이지 않다.(비록 이것은 여전히 비트 수에서 리플 자리올림수 가산기보다 덜 의존적이다) 맨체스터 자리올림수 회로라고 불리는 계산법은 트랜지스터 수를 줄이기 위해 논리를 공유하여 사용하는 것이 다르다. 요컨대, "순수한" 자리올림수 예측 가산기의 입력에서 비트 수가 증가하면 결과도 줄어들 뿐만 아니라 비용도 증가한다. 그 결과, 실제로 큰 가산기에서 자리올림수 예측 가산기와 리플 자리올림수 기술을 결합하여 사용하는 사례는 드물지 않다. 예시로, 8비트 가산기는 두 개의 4비트 자리올림수 예측 가산기로부터 리플 자리올림수 환경에 연결하여 만들 수도 있다. 이진 덧셈용 자리올림수 예측의 자연 확장처럼 보일 수 있는 다른 진보한 기술은 큰 결과를 얻기 위해서 작은 가산기(그 자체는 자리올림수 예측 가산기일 것이다)의 출력에 자리올림수 예측 방법을 사용한다. 예를 들어, 16비트 가산기는 자리올림수 예측 환경에 연결하여 네 개의 4비트 가산기처럼 구현할 수 있다. (ko)
|
| dbo:thumbnail
| |
| dbo:wikiPageExternalLink
| |
| dbo:wikiPageID
| |
| dbo:wikiPageLength
|
- 19769 (xsd:nonNegativeInteger)
|
| dbo:wikiPageRevisionID
| |
| dbo:wikiPageWikiLink
| |
| dbp:expand
| |
| dbp:expandComponents
| |
| dbp:wikiPageUsesTemplate
| |
| dcterms:subject
| |
| gold:hypernym
| |
| rdf:type
| |
| rdfs:comment
|
- تقدر هذه الجوامع الحمل القادم من الخانة السابقة لكل خانة فيما إذا كان سيحمل القيمة (0 أو 1) بسرعة كبيرة بالنسبة إلى الجوامع الزاحفة. في الشكل المرسوم جوامع كاملة موصولة على التسلسل (تشكل جامع زاحف)، كل حمل ناتج عن إحدى هذه الجوامع هو الحمل القادم للجامع التالي: يمكن كتابة جدول الحقيقة لتابع الحمل الناتج من جمع خانتين لجامع كامل i كما يلي : وبالتي يكون تابع الحمل كما يلي : حيث إن التابع Pi يساوي الـ "1" عندما أحد الدخلين Xi و Yi على الأقل يحمل القيمة "1"في هذه الحالة (أحد الدخلين فقط يساوي "1")سيكون الحمل الناتج مساوياً "1" (Ci+1=1) إذا كان Ci=1 لأن gi يساوي "0" وPi يساوي "1" ولدينا بما أن فإن (ar)
- Der Paralleladdierer mit Übertragsvorausberechnung bzw. Carry-Look-Ahead-Addierer (kurz: CLA-Addierer) ist eine logische Schaltung zur Addition mehrstelliger Binärzahlen (siehe auch Addierwerk). Der CLA-Addierer addiert zwei n-stellige Binärzahlen, verfügt also über 2·n Eingänge, sowie in der Regel über einen weiteren Übertragseingang. Da das Ergebnis einen etwaigen Übertrag enthalten kann, gibt es n+1 Ausgänge.Der Vorteil des CLA-Addierers ist, dass die Verzögerung der Schaltung nur logarithmisch zur Zahl seiner Eingänge ist, bei zugleich nur linearer Zahl an Logikgattern gemessen an der Zahl seiner Eingänge. Seine Komplexität beträgt in der Landau-Notation ausgedrückt also für die Schaltungsverzögerung und für die Schaltungsgröße. Der CLA-Addierer ist also ähnlich schnell wie ein Condi (de)
- A carry-lookahead adder (CLA) or fast adder is a type of electronics adder used in digital logic. A carry-lookahead adder improves speed by reducing the amount of time required to determine carry bits. It can be contrasted with the simpler, but usually slower, ripple-carry adder (RCA), for which the carry bit is calculated alongside the sum bit, and each stage must wait until the previous carry bit has been calculated to begin calculating its own sum bit and carry bit. The carry-lookahead adder calculates one or more carry bits before the sum, which reduces the wait time to calculate the result of the larger-value bits of the adder. (en)
- 자리올림수 예측 가산기(carry-lookahead adder, CLA)는 디지털 논리에서 사용되는 가산기의 한 종류이다. 자리올림수 예측 가산기는 간단하면서도 속도가 느린 "리플 자리올림수 가산기"와 비교할 수 있다. 리플 자리올림수 가산기에서 가산기의 각 비트는 아래 비트로부터 "자리올림수" 출력을 기다려야 하는 반면에, 자리올림수 예측 가산기에서 모든 자리올림수 출력은 특별한 예측 논리에 따라 한 번에 계산된다. 그 결과는 최상위 비트로 올라가는 "리플" 출력을 기다려야 하는 대신에, 전체 결과는 현저하게 적은 지연으로 계산할 수 있다.헷자리올림수 예측 가산기는 두 가지 이유에서 리플 자리올림수 가산기보다 빠르다. 첫 번째, 리플 자리올림수 가산기는 많은 수의 논리 게이트가 요구된다. 자리올림수 예측 논리에서, 각 비트는 일정한 수의 논리 게이트가 요구된다. 만약 n이 가산기의 비트 수라면, 논리 게이트의 수는 O(n)이다. 반면에, 리플 자리올림수 가산기(와 자리올림수 예측 가산기의 각각 가산기 요소)는 구현하기 위해서 O 논리 게이트가 필요하다. 사실, 현실은 심지어 이것보다 더 나쁘다. n이 커지게 되면, 더 많은 입력과 논리 게이트 사용이 필요하게 된다. 이렇게 큰 논리 게이트는 더 많은 트랜지스터가 필요하게 되고, 논리 게이트의 수가 O라고 할지라도, 트랜지스터의 수는 O가 된다. 그러므로 n이 커질수록, 리플 자리올림수 가산기의 크기는 굉장히 다루기 힘들어진다. 두 번째로, 많은 입력을 가진 논리 게이트는 느려지는 경향이 있다. 게다가 특정 기술의 한계치 이상으로, 더 많은 입력을 (ko)
|
| rdfs:label
|
- جامع بمنقول متوقع (ar)
- Paralleladdierer mit Übertragsvorausberechnung (de)
- Carry-lookahead adder (en)
- 자리올림수 예측 가산기 (ko)
|
| owl:sameAs
| |
| prov:wasDerivedFrom
| |
| foaf:depiction
| |
| foaf:isPrimaryTopicOf
| |
| is dbo:wikiPageDisambiguates
of | |
| is dbo:wikiPageRedirects
of | |
| is dbo:wikiPageWikiLink
of | |
| is foaf:primaryTopic
of | |
