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- Der DIBL-Effekt (von englisch drain-induced barrier lowering, dt. Drain(spannungs)-bedingte Potentialbarriereabsenkung) ist ein in MOSFETs, der sich in seiner ursprünglichen Form auf eine Reduzierung der Schwellenspannung eines normal-sperrenden Transistors bei höherer Drainvorspannung (= Source-Drain-Spannung, ) bezieht.Bei einem klassischen planaren Feldeffekttransistor mit langem Kanal (ca. > 1 µm) entsteht die Verengung des Kanals weit genug entfernt vom Drain-Kontakt, so dass er durch die Kombination von Substrat und Gate elektrostatisch gegen den Drain abgeschirmt ist und die Schwellenspannung unabhängig von der Drainvorspannung ist. Bei kürzerem Kanal ist dies nicht mehr der Fall. Das Drain ist nah genug, um den Kanal zu beeinflussen, so dass eine hohe Drainvorspannung den Transistor vorzeitig einschalten kann. (de)
- Drain-induced barrier lowering (DIBL) is a short-channel effect in MOSFETs referring originally to a reduction of threshold voltage of the transistor at higher drain voltages.In a classic planar field-effect transistor with a long channel, the bottleneck in channel formation occurs far enough from the drain contact that it is electrostatically shielded from the drain by the combination of the substrate and gate, and so classically the threshold voltage was independent of drain voltage.In short-channel devices this is no longer true: The drain is close enough to gate the channel, and so a high drain voltage can open the bottleneck and turn on the transistor prematurely. The origin of the threshold decrease can be understood as a consequence of charge neutrality: the Yau charge-sharing model. The combined charge in the depletion region of the device and that in the channel of the device is balanced by three electrode charges: the gate, the source and the drain. As drain voltage is increased, the depletion region of the p-n junction between the drain and body increases in size and extends under the gate, so the drain assumes a greater portion of the burden of balancing depletion region charge, leaving a smaller burden for the gate. As a result, the charge present on the gate retains charge balance by attracting more carriers into the channel, an effect equivalent to lowering the threshold voltage of the device. In effect, the channel becomes more attractive for electrons. In other words, the potential energy barrier for electrons in the channel is lowered. Hence the term "barrier lowering" is used to describe these phenomena. Unfortunately, it is not easy to come up with accurate analytical results using the barrier lowering concept. Barrier lowering increases as channel length is reduced, even at zero applied drain bias, because the source and drain form pn junctions with the body, and so have associated built-in depletion layers associated with them that become significant partners in charge balance at short channel lengths, even with no reverse bias applied to increase depletion widths. The term DIBL has expanded beyond the notion of simple threshold adjustment, however, and refers to a number of drain-voltage effects upon MOSFET I-V curves that go beyond description in terms of simple threshold voltage changes, as described below. As channel length is reduced, the effects of DIBL in the subthreshold region (weak inversion) show up initially as a simple translation of the subthreshold current vs. gate bias curve with change in drain-voltage, which can be modeled as a simple change in threshold voltage with drain bias. However, at shorter lengths the slope of the current vs. gate bias curve is reduced, that is, it requires a larger change in gate bias to effect the same change in drain current. At extremely short lengths, the gate entirely fails to turn the device off. These effects cannot be modeled as a threshold adjustment. DIBL also affects the current vs. drain bias curve in the active mode, causing the current to increase with drain bias, lowering the MOSFET output resistance. This increase is additional to the normal channel length modulation effect on output resistance, and cannot always be modeled as a threshold adjustment. In practice, the DIBL can be calculated as follows: where or Vtsat is the threshold voltage measured at a supply voltage (the high drain voltage), and or Vtlin is the threshold voltage measured at a very low drain voltage, typically 0.05 V or 0.1 V. is the supply voltage (the high drain voltage) and is the low drain voltage (for a linear part of device I-V characteristics). The minus in the front of the formula ensures a positive DIBL value. This is because the high drain threshold voltage, , is always smaller than the low drain threshold voltage, . Typical units of DIBL are mV/V. DIBL can reduce the device operating frequency as well, as described by the following equation: where is the supply voltage and is the threshold voltage. (en)
- ドレイン誘起障壁低下（ドレインゆうきしょうへきていか、英語: Drain-induced barrier lowering、DIBL）とは、MOSFETの短チャネル効果の一つで、ドレイン電圧が大きい場合に閾値電圧が低下する現象のこと。長チャネルのプレーナー型FETでは、チャネルの狭くなった部分（ボトルネック）はドレイン接触から十分に離れた所にあり、基板とゲートの結合によりドレインからの静電的に遮蔽されている。よって閾値電圧はドレイン電圧に依存しない。 一方で短チャネルデバイスでは、これは正しくない。ドレインはチャネルを開閉するのに十分近くにある。これによってドレイン電圧が大きいとボトルネックを開けてトランジスタを早めにスイッチオンすることができる。 閾値が減少する原因は、電荷中性に関するYauのcharge-sharingモデルで理解できる。デバイスの空乏層とチャネルでの結合した電荷はゲート、ソース、ドレインの3つの電極電荷によってバランスしている。ドレイン電圧が増加すると、ドレインと基板の間のpn接合の空乏層のサイズが増加し、ゲートの下へ拡大する。よってドレインはバランスしている空乏層電荷の負荷のより多くの部分を引き受け、ゲートにより小さな負荷を残す。その結果、ゲートに存在する電荷は、より多くのキャリアをチャネルに引きつけることで電荷のバランスを保ち、デバイス閾値電圧を低下させるのと同等の効果となる。 実際は、チャネルは電子をより引きつける。言い換えれば、チャネルでの電子のポテンシャルエネルギー障壁は下がる。このためこの現象は障壁低下と呼ばれる。残念ながら障壁低下の考えを使って正解な解析的結果に追いつくのは簡単ではない。 ドレインバイアスがゼロでも、チャネル長が短くなると障壁低下は増加する。なぜならソースとドレインは、基板とpn接合を作り、よって関連する内蔵空乏層と関連するためである。それは空乏幅を増加するため加えられる逆バイアスが無くても、短チャネル長での電荷バランスでの重要なパートナーになる。 DIBLという言葉は単純な閾値調整の概念を超えて拡張される。以下で記述する単純な閾値電圧変化に関して記述を超えるMOSFETのI-V曲線上の数多くのドレイン-電圧効果のことを言う。 チャネル長が短くなると、サブスレッショルド領域(弱い反転)でのDIBLの効果は、最初はドレイン電圧を変化させたサブスレッショルド電流vsゲートバイアス曲線の単純な変換として現れ、これはドレインバイアスによる閾値電圧の単純な変化としてモデル化できる。 しかし長さが短いと電流vs€ゲートバイアス曲線の傾きは減少し、つまりドレイン電流よ同じ変化をもたらすためにより大きなゲートバイアスの変化が必要である。極端に長さが短いと、ゲートはデバイスをスイッチオフすることが完全にできなくなる。これらの効果は閾値調整としてモデル化できない。 DIBLはアクティブモードでの電流vsドレインバイアス曲線にも影響し、電流をドレインバイアスと共に増加させ、 MOSFET出力抵抗を低下させる。この増加は通常のチャネル長変調効果に対して付加的であり、いつも閾値調整としてモデル化できる訳ではない。 実際は、DIBLは次のように計算できる。 ここでまたはVtsatは供給電圧(高ドレイン電圧)で測定された閾値電圧、またはVtlinは非常に低いドレイン電圧で測定された閾値電圧で、一般的に0.05 Vまたは0.1 Vである。は供給電圧(高ドレイン電圧)、は(デバイスのI-V特性の線型部分での)低ドレイン電圧。式の前のマイナスは、正の値のDIBLを保証する。これは高ドレイン閾値電圧は常に低ドレイン閾値電圧よりも小さいためである。一般的にDIBLの単位はmV/Vである。 DIBLは次の式が記述するようにデバイスの動作周波数も小さくできる。 ここでは供給電圧、は閾値電圧である。 (ja)
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- Drain-induced barrier lowering (DIBL) is a short-channel effect in MOSFETs referring originally to a reduction of threshold voltage of the transistor at higher drain voltages.In a classic planar field-effect transistor with a long channel, the bottleneck in channel formation occurs far enough from the drain contact that it is electrostatically shielded from the drain by the combination of the substrate and gate, and so classically the threshold voltage was independent of drain voltage.In short-channel devices this is no longer true: The drain is close enough to gate the channel, and so a high drain voltage can open the bottleneck and turn on the transistor prematurely. (en)
- Der DIBL-Effekt (von englisch drain-induced barrier lowering, dt. Drain(spannungs)-bedingte Potentialbarriereabsenkung) ist ein in MOSFETs, der sich in seiner ursprünglichen Form auf eine Reduzierung der Schwellenspannung eines normal-sperrenden Transistors bei höherer Drainvorspannung (= Source-Drain-Spannung, ) bezieht.Bei einem klassischen planaren Feldeffekttransistor mit langem Kanal (ca. > 1 µm) entsteht die Verengung des Kanals weit genug entfernt vom Drain-Kontakt, so dass er durch die Kombination von Substrat und Gate elektrostatisch gegen den Drain abgeschirmt ist und die Schwellenspannung unabhängig von der Drainvorspannung ist. Bei kürzerem Kanal ist dies nicht mehr der Fall. Das Drain ist nah genug, um den Kanal zu beeinflussen, so dass eine hohe Drainvorspannung den Transist (de)
- ドレイン誘起障壁低下（ドレインゆうきしょうへきていか、英語: Drain-induced barrier lowering、DIBL）とは、MOSFETの短チャネル効果の一つで、ドレイン電圧が大きい場合に閾値電圧が低下する現象のこと。長チャネルのプレーナー型FETでは、チャネルの狭くなった部分（ボトルネック）はドレイン接触から十分に離れた所にあり、基板とゲートの結合によりドレインからの静電的に遮蔽されている。よって閾値電圧はドレイン電圧に依存しない。 一方で短チャネルデバイスでは、これは正しくない。ドレインはチャネルを開閉するのに十分近くにある。これによってドレイン電圧が大きいとボトルネックを開けてトランジスタを早めにスイッチオンすることができる。 実際は、チャネルは電子をより引きつける。言い換えれば、チャネルでの電子のポテンシャルエネルギー障壁は下がる。このためこの現象は障壁低下と呼ばれる。残念ながら障壁低下の考えを使って正解な解析的結果に追いつくのは簡単ではない。 ドレインバイアスがゼロでも、チャネル長が短くなると障壁低下は増加する。なぜならソースとドレインは、基板とpn接合を作り、よって関連する内蔵空乏層と関連するためである。それは空乏幅を増加するため加えられる逆バイアスが無くても、短チャネル長での電荷バランスでの重要なパートナーになる。 実際は、DIBLは次のように計算できる。 (ja)
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