This HTML5 document contains 97 embedded RDF statements represented using HTML+Microdata notation.

The embedded RDF content will be recognized by any processor of HTML5 Microdata.

Namespace Prefixes

PrefixIRI
dbpedia-dehttp://de.dbpedia.org/resource/
n20http://www.siliconmentor.com/low-power-standard-cell-design/
dctermshttp://purl.org/dc/terms/
dbohttp://dbpedia.org/ontology/
n14http://dbpedia.org/resource/File:
foafhttp://xmlns.com/foaf/0.1/
dbpedia-cahttp://ca.dbpedia.org/resource/
dbpedia-kohttp://ko.dbpedia.org/resource/
n16http://www.vlsitechnology.org/
n15https://global.dbpedia.org/id/
n23http://freepdk.ecen.okstate.edu/
dbpedia-ruhttp://ru.dbpedia.org/resource/
n24http://www.vtvt.ece.vt.edu/vlsidesign/
dbthttp://dbpedia.org/resource/Template:
rdfshttp://www.w3.org/2000/01/rdf-schema#
n18http://www.chipx.com/
freebasehttp://rdf.freebase.com/ns/
n12http://commons.wikimedia.org/wiki/Special:FilePath/
rdfhttp://www.w3.org/1999/02/22-rdf-syntax-ns#
owlhttp://www.w3.org/2002/07/owl#
wikipedia-enhttp://en.wikipedia.org/wiki/
dbpedia-zhhttp://zh.dbpedia.org/resource/
dbchttp://dbpedia.org/resource/Category:
dbphttp://dbpedia.org/property/
provhttp://www.w3.org/ns/prov#
xsdhhttp://www.w3.org/2001/XMLSchema#
wikidatahttp://www.wikidata.org/entity/
goldhttp://purl.org/linguistics/gold/
dbrhttp://dbpedia.org/resource/

Statements

Subject Item
dbr:Standard_cell
rdf:type
dbo:Software
rdfs:label
Standard cell Standardzelle 표준셀 标准单元 Cèl·lula estàndard Проектирование на основе стандартных ячеек
rdfs:comment
표준셀 또는 스탠더드 셀(Standard cell)은 집적회로의 설계 속도를 높이기 위해 사용하는 미리 만들어 놓은 논리소자이다. 하나 이상의 트랜지스터로 구성된다. 이 문서에는 다음커뮤니케이션(현 카카오)에서 GFDL 또는 CC-SA 라이선스로 배포한 글로벌 세계대백과사전의 내용을 기초로 작성된 글이 포함되어 있습니다. In semiconductor design, standard cell methodology is a method of designing application-specific integrated circuits (ASICs) with mostly digital-logic features. Standard cell methodology is an example of design abstraction, whereby a low-level very-large-scale integration (VLSI) layout is encapsulated into an abstract logic representation (such as a NAND gate). Проектирование на основе стандартных ячеек (англ. standard cell) — метод проектирования интегральных схем с преобладанием цифровых элементов. В данном методе наиболее низкий уровень проектирования СБИС скрыт от проектировщика абстрактными логическими элементами (например, узел NAND). Методология проектирования на базе ячеек позволяет одним разработчикам сфокусироваться на высокоуровневом аспекте цифрового дизайна, когда другие разработчики работают над физическими реализациями ячеек. Вместе с достижениями полупроводникового производства методология стандартных ячеек отвечает за возможность проектирования как простых интегральных схем (до нескольких тысяч транзисторов), так и сложнейших СБИС и систем на кристалле (СнК) с числом транзисторов, достигающем десятков миллиардов. Standardzelle steht im mikroelektronischen Entwurf für eine festgelegte Implementierung eines Logikgatters, das für den Einsatz in komplexen digitalen Schaltungen konzipiert wurde. Bei Standardzellen steht das Layout des Einzelgatters vor Entwurfsbeginn bereits fest. Der Entwurf mit Standardzellen vermindert das Risiko von Fehlfunktionen, da sich der Verifikationsaufwand für eine damit entworfene Schaltung drastisch reduzieren lässt. Im Gegensatz dazu kann beim manuellen Layout größerer Digitalschaltungen die Gesamtfläche zusätzlich minimiert werden. 在半导体设计中，标准单元设计方法是指一种特殊應用積體電路设计中使用数字逻辑的方法。 一个标准单元是指一系列由晶体管和连线结构组成的具有布尔逻辑功能或者触发功能的数字单元。
foaf:depiction
n12:Silicon_chip_3d.png n12:Eda-fabrication.png
dcterms:subject
dbc:Logic_gates dbc:Electronic_design_automation
dbo:wikiPageID
1936117
dbo:wikiPageRevisionID
1118573491
dbo:wikiPageWikiLink
dbr:Negated_AND_gate dbr:Electronic_Design_Automation dbr:Very_Large_Scale_Integration dbr:XOR dbr:Layout_Versus_Schematic dbr:Semiconductor_manufacturing dbr:Complex_programmable_logic_device dbr:Design_rule_checking dbr:VHDL-VITAL dbr:Netlist dbr:Logic_Synthesis n14:Eda-fabrication.PNG dbr:Structured_ASIC dbr:Layout_Extraction_Format dbr:Sequential_logic dbr:Computer_Aided_Design dbr:Liberty_(EDA) dbr:CMOS dbr:Application-specific_integrated_circuit dbr:130_nanometer dbr:High-level_synthesis dbr:System_on_a_chip dbr:Design_Automation dbr:Graphical_User_Interface dbr:AND_gate dbr:Truth_table dbr:OR_gate dbr:Foundry dbr:SPICE dbr:Semiconductor dbr:Adder_(electronics) dbr:State_transition_table dbr:Routing_(EDA) dbr:Field-programmable_gate_array dbr:Register-transfer_level dbr:VLSI dbr:Verilog dbr:Integrated_circuit dbr:XNOR dbr:Integrated_circuit_layout dbr:Boolean_algebra_(logic) dbr:Parasitic_extraction dbc:Electronic_design_automation dbr:Very-large-scale_integration dbr:Integrated_Circuits dbr:Logic_function n14:Silicon_chip_3d.png dbr:Placement_(EDA) dbr:Circuit_Design dbc:Logic_gates dbr:Place_and_route dbr:Synopsys dbr:Gate_equivalent
dbo:wikiPageExternalLink
n16: n18: n20: n23: n24:cell.php
owl:sameAs
freebase:m.067c5z dbpedia-ru:Проектирование_на_основе_стандартных_ячеек n15:4JMm7 dbpedia-de:Standardzelle dbpedia-zh:标准单元 dbpedia-ko:표준셀 dbpedia-ca:Cèl·lula_estàndard wikidata:Q464496
dbp:wikiPageUsesTemplate
dbt:Reflist dbt:For dbt:Digital_systems
dbo:thumbnail
n12:Silicon_chip_3d.png?width=300
dbo:abstract
표준셀 또는 스탠더드 셀(Standard cell)은 집적회로의 설계 속도를 높이기 위해 사용하는 미리 만들어 놓은 논리소자이다. 하나 이상의 트랜지스터로 구성된다. 이 문서에는 다음커뮤니케이션(현 카카오)에서 GFDL 또는 CC-SA 라이선스로 배포한 글로벌 세계대백과사전의 내용을 기초로 작성된 글이 포함되어 있습니다. Проектирование на основе стандартных ячеек (англ. standard cell) — метод проектирования интегральных схем с преобладанием цифровых элементов. В данном методе наиболее низкий уровень проектирования СБИС скрыт от проектировщика абстрактными логическими элементами (например, узел NAND). Методология проектирования на базе ячеек позволяет одним разработчикам сфокусироваться на высокоуровневом аспекте цифрового дизайна, когда другие разработчики работают над физическими реализациями ячеек. Вместе с достижениями полупроводникового производства методология стандартных ячеек отвечает за возможность проектирования как простых интегральных схем (до нескольких тысяч транзисторов), так и сложнейших СБИС и систем на кристалле (СнК) с числом транзисторов, достигающем десятков миллиардов. 在半导体设计中，标准单元设计方法是指一种特殊應用積體電路设计中使用数字逻辑的方法。 一个标准单元是指一系列由晶体管和连线结构组成的具有布尔逻辑功能或者触发功能的数字单元。 In semiconductor design, standard cell methodology is a method of designing application-specific integrated circuits (ASICs) with mostly digital-logic features. Standard cell methodology is an example of design abstraction, whereby a low-level very-large-scale integration (VLSI) layout is encapsulated into an abstract logic representation (such as a NAND gate). Cell-based methodology — the general class to which standard cells belong — makes it possible for one designer to focus on the high-level (logical function) aspect of digital design, while another designer focuses on the implementation (physical) aspect. Along with semiconductor manufacturing advances, standard cell methodology has helped designers scale ASICs from comparatively simple single-function ICs (of several thousand gates), to complex multi-million gate system-on-a-chip (SoC) devices. Standardzelle steht im mikroelektronischen Entwurf für eine festgelegte Implementierung eines Logikgatters, das für den Einsatz in komplexen digitalen Schaltungen konzipiert wurde. Bei Standardzellen steht das Layout des Einzelgatters vor Entwurfsbeginn bereits fest. Der Entwurf mit Standardzellen vermindert das Risiko von Fehlfunktionen, da sich der Verifikationsaufwand für eine damit entworfene Schaltung drastisch reduzieren lässt. Im Gegensatz dazu kann beim manuellen Layout größerer Digitalschaltungen die Gesamtfläche zusätzlich minimiert werden. Standardzellen werden spezifisch für einen Herstellungsprozess entworfen und bereits vor dem Anlauf der Massenfertigung mit geeigneten Teststrukturen gemessen und charakterisiert. Damit werden die kompletten Schaltungseigenschaften über den geplanten Betriebsbereich (Spannung, Temperatur) erfasst und in entsprechende Simulationsmodelle umgesetzt. Die Komplexität von Standardzellen reicht von einfachsten Zellen (Inverter aus zwei Transistoren) typisch bis zum Flipflop (bis zu ca. 25 Transistoren).
gold:hypernym
dbr:Method
prov:wasDerivedFrom
wikipedia-en:Standard_cell?oldid=1118573491&ns=0
dbo:wikiPageLength
15092
foaf:isPrimaryTopicOf
wikipedia-en:Standard_cell