| dbpprop:abstract
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- In the semiconductor and electronic design industry, Verilog is a hardware description language (HDL) used to model electronic systems. Verilog HDL, not to be confused with VHDL, is most commonly used in the design, verification, and implementation of digital logic chips at the Register transfer level (RTL) level of abstraction. It is also used in the verification of analog and mixed-signal circuits.
- Verilog HDL ist neben VHDL die weltweit meistgenutzte Hardwarebeschreibungssprache.
- Verilog je hardwarový popisový jazyk (HDL) pro modelování elektronických systémů. Jazyk (někdy nazývaný Verilog HDL) podporuje design, verifikaci a realizaci analogových, digitálních a smíšených signálových obvodů s různou úrovní abstrakce. Návrháři Verilogu chtěli jazyk se syntaxí podobnou syntaxi programovacího jazyka C, poněvadž byl široce známý a kladně přijímaný. Jazyk má pre-procesor jako C a hlavní klíčová slova (if/else, while aj.). Mechanismus formátování a priorita operátorů je taktéž podobná. Jazyk se liší v některých základních bodech. Způsob definice konstant je rovněž rozdílný - je zapotřebí při jejich deklaraci přidat šířku v bajtech. Verilog nemá struktury, ukazatele nebo rekurzivní rutiny.
- Verilog es un lenguaje de descripción de hardware (HDL, del Inglés Hardware Description Language) usado para modelar sistemas electrónicos. El lenguaje, algunas veces llamado Verilog HDL, soporta el diseño, prueba e implementación de circuitos analógicos, digitales y de señal mixta a diferentes niveles de abstracción. Los diseñadores de Verilog querían un lenguaje con una sintaxis similar a la del lenguaje de programación C, de tal manera que le resultara familiar a los ingenieros y así fuera rápidamente aceptada. El lenguaje tiene un preprocesador como C, y la mayoría de palabras reservadas de control como "if", "while", etc, son similares. El mecanismo de formateo en las rutinas de impresión y en los operadores del lenguaje (y su precedencia) son también similares. A diferencia del lenguaje C, Verilog usa Begin/End en lugar de llaves para definir un bloque de código. Por otro lado la definición de constantes en Verilog requiere la longitud de bits con su base. Verilog no tiene estructuras, apuntadores o funciones recursivas. Finalmente el concepto de tiempo, muy importante en un HDL, no se encuentra en C. El lenguaje difiere de los lenguajes de programación convencionales, en que la ejecución de las sentencias no es estrictamente lineal. Un diseño en Verilog consiste de una jerarquía de módulos. Los módulos son definidos con conjuntos de puertos de entrada, salida y bidireccionales. Internamente un módulo contiene una lista de cables y registros. Las sentencias concurrentes y secuenciales definen el comportamiento del módulo, describiendo las relaciones entre los puertos, cables y registros. Las sentencias secuenciales son colocadas dentro de un bloque begin/end y ejecutadas en orden secuencial, pero todas las sentencias concurrentes y todos los bloques begin/end son ejecutadas en paralelo en el diseño. Un módulo puede contener una o más instancias de otro módulo para definir un sub-comportamiento. Un subconjunto de sentencias en el lenguaje es sintetizable. Si los módulos en un diseño contienen sólo sentencias sintetizables, se puede usar software para convertir o sintetizar el diseño en una lista de nodos que describe los componentes básicos y los conectores que deben implementarse en hardware. La lista de nodos puede entonces ser transformada en una forma describiendo las celdas estándar de un circuito integrado, por ejemplo ASIC, o una cadena de bits para un dispositivo de lógica programable como puede ser una FPGA o un CPLD.
- Le Verilog HDL est un langage de description de circuits logiques en électronique (le sigle anglais HDL -Hardware Description Language- signifie Langage de Description du Matériel), utilisé pour la conception d'ASICs (application-specific integrated circuits, circuits spécialisés) et de FPGAs (field-programmable gate array).
- A Verilog áramkör leírására szolgáló népszerű nyelv, amely a VHDL áramkör leíró nyelv mellett igen nagy jelentőségre tett szert. Segítségével a legtöbb ember CPLD és FPGA makrocelláiból illetve kapuiból állít össze igen bonyolult áramköröket. Azonban a félvezetőgyárak sem kapcsolási rajz alapján készítik a mai, igen bonyolult IC-ket, hanem szintén a fenti nyelveken írják le az áramkör működését, mivel a kapcsolási rajz bonyolult áramkörök esetén áttekinthetetlen méreteket ölt.
- Verilog è un linguaggio di descrizione dell'hardware (HDL) usato per descrivere sistemi elettronici. Il linguaggio (a volte chiamato Verilog HDL) supporta la progettazione, la verifica, e l'implementazione di circuiti digitali e più raramente di circuiti analogici o circuiti misti analogico-digitali a vari livelli di astrazione. Gli inventori del Verilog volevano un linguaggio con una sintassi simile al C cosi' che fosse familiare agli utilizzatori e facilmente accettato. Allo stato attuale può considerarsi l'unico linguaggio, assieme al VHDL utilizzato nel mondo della progettazione e simulazione digitale con una quota di mercato pari a circa il 50% rispetto al più moderno ma assai più rigido VHDL. Il linguaggio distingue tra caratteri maiuscoli e caratteri minuscoli, ha un preprocessore come il C, e le maggiori parole chiave di controllo del flusso del programma, come "if" e "while", sono uguali al C. La formattazione delle procedure di stampa, gli operatori del linguaggio e la loro precedenza sono simili al C. Il linguaggio differisce dal C in alcuni punti fondamentali. Verilog usa Begin/End invece delle parentesi graffe per definire un blocco di codice. Le costanti in Verilog richiedono di essere specificate in termini di larghezza in numero di bit insieme al tipo di base utilizzata per la definizione. Verilog 95 e 2001 non ha strutture, puntatori, sottoprocedure ricorsive, mentre queste sono presenti nel SystemVerilog che ora include queste capacita'. Infine il concetto di time —così importante per l' HDL— non esiste nel C. Il linguaggio differisce dai linguaggi di programmazione convenzionali nell'esecuzione delle istruzioni dato che essendo un linguaggio che descrive processi paralleli e concorrenti l'esecuzione non è strettamente lineare. Un progetto Verilog consiste di una gerarchia di moduli. Ciascuno è definito da un insieme di ingressi e uscite e porte bidirezionali. Internamente contiene una lista di fili e registri. Definizione di processi paralleli e sequenziali ne definiscono il comportamento definendo la relazione tra le porte i registri e i fili. Le istruzioni sequenziali sono poste all'interno di un blocco begin/end in ordine sequenziale all'interno del blocco. Tutti le istruzioni concorrenti e tutti i blocchi begin/end sono eseguiti in parallelo. Un modulo contiene una o più istanze di un altro modulo per definire sotto comportamenti. Un sottoinsieme delle istruzioni del linguaggio è logicamente sintetizzabile. Se il modulo in un disegno contiene soltanto istruzioni sintetizzabili, ovvero non ha dichiarazioni di simulazione, del software può essere utilizzato per trasformare (sintetizzare) il progetto in una lista di componenti (gate o device) e di connessioni tra loro che descrivono i macro blocchi da implementare in hardware. La lista di connessioni (netlist) può essere per esempio in una forma che descrive un circuito integrato di tipo gate array, molto più raramente uno standard cells, ovvero degli. Più comunemente l'uscita è un bitstream utilizzata per un dispositivo programmable logic device (ad esempio, una FPGA).
- Verilog（ヴェリログ）は、デジタル回路の設計用の論理シミュレータであり、そこで使用するハードウェア記述言語でもある。両者を区別する場合、言語の方を「Verilog HDL」と呼ぶ場合もある。 言語の開発にあたっては、ソフトウェア開発者にも受け入れられるようにプログラム言語のC言語やPascalの要素を取り入れたものとなっている。 プログラミング言語との相違点として、文（ステートメント）の実行を必ずしも逐次に行わず、並列実行する場合がある。これは、並列動作する電子回路を記述する言語だからである。また、Verilogモデルは実際のハードウェアの構成に近いモジュールの階層を構成できる。モジュールではまず、入力/出力端子、必要に応じて双方向端子を宣言する。次に、配線を示すwire、記憶素子を示すregとサブモジュールのリストなどを定義する。さらに、続いてその動作を規定するステートメントやステートメントをグループにしたブロック群を定義する。ブロックはbeginキーワードで始まり、endキーワードで終わる範囲で定義し、その中は順番に実行する。しかし、各ブロックは並列に実行できる。 Verilog言語には、論理合成を適用して実際の回路に変換可能な記述とそうではない部分がある。設計中のモジュールが全て合成可能なステートメントだけで記述している場合、適切なソフトウェアを用いて半導体チップの回路、さらにレイアウトデータまで変換することができる。 「Verilog-HDL」という表記が用いられることがあるが、正しくは「Verilog」と「HDL」との間にハイフンが入らない「Verilog HDL」である。
- Verilog jest popularnym językiem opisu sprzętu używanym do projektowania oraz symulacji układów cyfrowych, zwłaszcza typu ASIC i FPGA.
- Verilog é uma linguagem de descrição de hardware usada para modelar sistemas eletrônicos. Esta ferramenta suporta o design, verificação e implementação de projetos analógicos, digitais e circuito híbridos em vários níveis de abstração 7. Com placas especiais é possível descarregar o código gerado nessa linguagem em matrizes de portas denominadas FPGA's (field programmable gate array ou matriz de portas programáveis). Essas placas são constituídas por milhares de transistores e fazem basicamente o que vários circuito integrados fazem, com a diferença de que a matriz é reprogramável.
- Verilog este un limbaj de descriere a hardware-ului (Hardware Description Language -HDL), destinat descrierii comportamentului şi/sau arhitecturii unui sistem numeric, cu alte cuvinte al unei funcţii logice combinatorii sau secvenţiale. Un sistem numeric poate fi descris, la niveluri diferite, in functie de aspectele care intereseaza. Astfel, un HDL poate descrie, la nivel de comutator, amplasarea traseelor de legatura (firele), a rezistoarelor si tranzistoarelor pe un circuit integrat. Limbajul HD poate descrie sistemul numeric avand in vedere portile logice si bistabilele componente, adica la nivel de porti. La un nivel mai ridicat, sistemul numeric poate fi descris in termenii transferurilor vectorilor de informatie intre registre. Acesta reprezinta Nivelul Transferurilor între Registre (Register Transfer Level - RTL)/Nivelul Fluxului de Date. Limbajul Verilog suporta toate aceste niveluri.
- Verilog — это язык описания аппаратуры, используемый для описания и моделирования электронных систем. Этот язык (также известный как Verilog HDL) позволяет осуществить проектирование, верификацию и реализацию (например, в виде СБИС) аналоговых, цифровых и смешанных электронных систем на различных уровнях абстракции. Разработчики Verilog сделали его синтаксис очень похожим на синтаксис языка C, что упрощает его освоение. Verilog имеет препроцессор, очень похожий на препроцессор языка C, и основные управляющие конструкции "if", "while" также подобны одноимённым конструкциям языка C. Соглашения по форматированию вывода также очень похожи.
- Verilog är ett hårdvarubeskrivande språk liksom VHDL. Det används för att beskriva digitala kretsar som sedan kan realiseras och hamna på ett chip. En stor skillnad mellan hårdvarubeskrivande språk och konventionella programspråk är att exekvering av ett programblock kan ske både parallellt och sekventiellt. Fördelen med att konstruera kretsar med hjälp av ett språk är att det är lättare att simulera och realisera än att räkna allting för hand. Det är också lättare att beskriva vad en funktion ska åstadkomma i ett chip och sedan låta en kompilator kalkylera den optimala grindstrukturen. Verilog lånar många element av sin syntax och exekvering från C. Rykten säger att man vid skapandet tog de bästa element ur relevanta hårdvarubeskrivande programspråk - då HiLo mest populärt. En skillnad mellan Verilog och VHDL är att Verilog-standarden inte definierar parallellitet på ett sätt som gör exekveringen kompilatoroberoende. Verilog skapades som ett kommersiellt programspråk från början och har därför programelement för att underlätta konstruktion och verifiering av en design, till skillnad från VHDL som fått dylika funktioner senare som en påbyggnad.
- Verilog elektronik sistemleri modellemek için kullanılan bir donanım tanımlama dilidir. Verilog (bazen “Verilog HDL” olarak da adlandırılır) analog, sayısal ve karışık işaretli devrelerin tasarımını, doğrulanmasını ve yürütülmesini değişik düzeylerde desteklemektedir. Verilog dilinin tasarımcıları dilin C programlama diline yakın bir söz dizimine sahip olmasını istemişlerdir. Böylece bu dile yatkın olan mühendislerin dili kolayca kullanmasını amaçlamışlardır. Dil küçük/büyük harf duyarlılığına sahiptir ve temel denetim akışının “if” ve “while” gibi anahtar kelimeleri, C'ye benzemektedir. Verilog birkaç temel yönde C’den farklıdır. Verilog bir blok kodu tanımlamak için kıvrık parantezler yerine Begin/End kullanmaktadır. Verilog 95 ve 2001 işaretçi veya yinelemeli alt yordamlar yapılarına sahip değildir fakat SystemVerilog bu özelliklere sahiptir. Son olarak Donanım Tanımlama Dilleri için çok önemli olan zaman kavramı C dilinde bulunmamaktadır. Verilog geleneksel programlama dilleri gibi basamaklarını tam olarak ardışık bir şekilde yürütmez. Verilog tasarımı modüller arasında bir hiyerarşi bulundurur. Modüller bir takım giriş, çıkış ve çift yönlü portlar şeklinde tanımlanır. Bir modül içinde yazmaç ve kablo listesi bulunur. Eş zamanlı ve ardışık ifadeler modülün davranışını; portların, kabloların ve yazmaçların arasındaki ilişki ile tanımlar. Ardışık ifadeler bir begin/end bloğuna konur ve blokla beraber ardışık olarak yürütülür. Tüm eş zamanlı ifadeler ve begin/end blokları koşut olarak yürütülür. Bir modül aynı zamanda diğer bir modülün bir veya daha çok örneğini içererek bir alt-davranışı belirtebilir. Eğer tasarımdaki modüller sadece sentezlenebilir ifadeler içeriyorsa bu tasarımın donanımda gerçekleştirilecek temel bileşenlerini ve bağlantılarını içeren netlist, yazılım sayesinde sentezlenebilir. Elde edilen bu netlist bir tümleşik devreyi tanımlamak amacıyla kullanılabilir.
- Verilog HDL是一種硬體描述語言（hardware description language），為了製作数字电路而用來描述ASICs和FPGA的設計之用。Verilog 的設計者想要以 C 程式語言為基礎設計一種語言，可以使工程師比較容易學習。 Verilog 是由en:Gateway Design Automation公司於大約1984年開始發展。Gateway Design Automation公司後來被 Cadence Design Systems於1990年所購併。現在 Cadence 對於 Gateway 公司的 Verilog 和 Verilog-XL 模擬器擁有全部的財產權。
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- In the semiconductor and electronic design industry, Verilog is a hardware description language (HDL) used to model electronic systems. Verilog HDL, not to be confused with VHDL, is most commonly used in the design, verification, and implementation of digital logic chips at the Register transfer level (RTL) level of abstraction. It is also used in the verification of analog and mixed-signal circuits.
- Verilog HDL ist neben VHDL die weltweit meistgenutzte Hardwarebeschreibungssprache.
- Verilog je hardwarový popisový jazyk (HDL) pro modelování elektronických systémů. Jazyk (někdy nazývaný Verilog HDL) podporuje design, verifikaci a realizaci analogových, digitálních a smíšených signálových obvodů s různou úrovní abstrakce. Návrháři Verilogu chtěli jazyk se syntaxí podobnou syntaxi programovacího jazyka C, poněvadž byl široce známý a kladně přijímaný. Jazyk má pre-procesor jako C a hlavní klíčová slova (if/else, while aj.).
- Verilog es un lenguaje de descripción de hardware (HDL, del Inglés Hardware Description Language) usado para modelar sistemas electrónicos. El lenguaje, algunas veces llamado Verilog HDL, soporta el diseño, prueba e implementación de circuitos analógicos, digitales y de señal mixta a diferentes niveles de abstracción.
- Le Verilog HDL est un langage de description de circuits logiques en électronique (le sigle anglais HDL -Hardware Description Language- signifie Langage de Description du Matériel), utilisé pour la conception d'ASICs (application-specific integrated circuits, circuits spécialisés) et de FPGAs (field-programmable gate array).
- A Verilog áramkör leírására szolgáló népszerű nyelv, amely a VHDL áramkör leíró nyelv mellett igen nagy jelentőségre tett szert. Segítségével a legtöbb ember CPLD és FPGA makrocelláiból illetve kapuiból állít össze igen bonyolult áramköröket.
- Verilog è un linguaggio di descrizione dell'hardware (HDL) usato per descrivere sistemi elettronici. Il linguaggio (a volte chiamato Verilog HDL) supporta la progettazione, la verifica, e l'implementazione di circuiti digitali e più raramente di circuiti analogici o circuiti misti analogico-digitali a vari livelli di astrazione. Gli inventori del Verilog volevano un linguaggio con una sintassi simile al C cosi' che fosse familiare agli utilizzatori e facilmente accettato.
- Verilog jest popularnym językiem opisu sprzętu używanym do projektowania oraz symulacji układów cyfrowych, zwłaszcza typu ASIC i FPGA.
- Verilog é uma linguagem de descrição de hardware usada para modelar sistemas eletrônicos. Esta ferramenta suporta o design, verificação e implementação de projetos analógicos, digitais e circuito híbridos em vários níveis de abstração 7. Com placas especiais é possível descarregar o código gerado nessa linguagem em matrizes de portas denominadas FPGA's (field programmable gate array ou matriz de portas programáveis).
- Verilog este un limbaj de descriere a hardware-ului (Hardware Description Language -HDL), destinat descrierii comportamentului şi/sau arhitecturii unui sistem numeric, cu alte cuvinte al unei funcţii logice combinatorii sau secvenţiale. Un sistem numeric poate fi descris, la niveluri diferite, in functie de aspectele care intereseaza. Astfel, un HDL poate descrie, la nivel de comutator, amplasarea traseelor de legatura (firele), a rezistoarelor si tranzistoarelor pe un circuit integrat.
- Verilog — это язык описания аппаратуры, используемый для описания и моделирования электронных систем.
- Verilog är ett hårdvarubeskrivande språk liksom VHDL. Det används för att beskriva digitala kretsar som sedan kan realiseras och hamna på ett chip. En stor skillnad mellan hårdvarubeskrivande språk och konventionella programspråk är att exekvering av ett programblock kan ske både parallellt och sekventiellt. Fördelen med att konstruera kretsar med hjälp av ett språk är att det är lättare att simulera och realisera än att räkna allting för hand.
- Verilog elektronik sistemleri modellemek için kullanılan bir donanım tanımlama dilidir. Verilog (bazen “Verilog HDL” olarak da adlandırılır) analog, sayısal ve karışık işaretli devrelerin tasarımını, doğrulanmasını ve yürütülmesini değişik düzeylerde desteklemektedir. Verilog dilinin tasarımcıları dilin C programlama diline yakın bir söz dizimine sahip olmasını istemişlerdir.
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