| rdfs:comment
| - كمون ذاكرة (بالإنجليزية: memory latency) وهو الوقت الذي تستغرقه الذاكرة من إعطاء الأمر بقراءة المعلومات إلى حين استرجاعها. وهذا الوقت مهم جدا في عالم الحاسوب لأن وحدة المعالجة المركزية لا تستطيع احتواء المعلومات كلها في تنظيم الذاكرة المخبئية ولكن تقوم بسحب المعلومات من ذاكرة الوصول العشوائي فلذلك يعمل الحاسوب أسرع كلما كان كمون الذاكرة أصغر. (ar)
- Латентність (англ. CAS Latency, CL; жарг. Таймінг) — час затримки сигналу під час роботи динамічної оперативної пам'яті зі сторінковою організацією, зокрема, SDRAM. Ці часові затримки також називають таймінгами і для стислості записують у вигляді трьох чи чотирьох чисел, по порядку: CAS Latency, RAS to CAS Delay і RAS Precharge Time. Від них значною мірою залежить пропускна здатність між процесором та пам'яттю і затримка читання даних із пам'яті та, як наслідок, швидкодія системи. (uk)
- Memory timings or RAM timings describe the timing information of a memory module. Due to the inherent qualities of VLSI and microelectronics, memory chips require time to fully execute commands. Executing commands too quickly will result in data corruption and results in system instability. With appropriate time between commands, memory modules/chips can be given the opportunity to fully switch transistors, charge capacitors and correctly signal back information to the memory controller. Because system performance depends on how fast memory can be used, this timing directly affects the performance of the system. (en)
- La latence CAS (CAS Latency (CL) en anglais) correspond au nombre de cycles d'horloge précédant l'acheminement des données après la réception d'une commande, ce délai dépend du temps de réaction interne. Il est lié au délai d'activation d'une rangée (Row Address Strobe (RAS) en anglais) et au délai d'activation d'une colonne (Column Address Strobe (CAS) en anglais) correspondant à une adresse mémoire ainsi qu'au délai que le circuit prend pour renvoyer le contenu sur le bus de données. Elle est exprimée en nanosecondes, mais plus généralement en nombre de cycles d'horloge. (fr)
- Латентность (в том числе англ. CAS Latency, CL; жарг. тайминг) — временна́я задержка сигнала при работе динамической оперативной памяти со страничной организацией, в частности, SDRAM. Эти временны́е задержки также называют таймингами и для краткости записывают в виде трех чисел, по порядку: CAS Latency, RAS to CAS Delay и RAS Precharge Time. От них в значительной степени зависит пропускная способность участка «процессор-память» и задержки чтения данных из памяти и, как следствие, быстродействие системы. (ru)
- 記憶體時序（英語：Memory timings或RAM timings）是描述同步動態隨機存取存储器（SDRAM）性能的四个参数：CL、TRCD、TRP和TRAS，單位為時鐘週期。它們通常被寫為四個用破折號分隔開的數字，例如7-8-8-24。第四個參數（RAS）經常被省略，而有時還會加入第五個參數：Command rate（命令速率），通常為2T或1T，也寫做2N、1N。這些參數指定了影響隨機存取存储器速度的潛伏時間（延遲時間）。較低的數字通常意味着更快的性能。決定系统性能的最终元素是實際的延遲時間，通常以奈秒為單位。 當將記憶體時序轉換為實際的延遲時，最重要的是注意它是以時鐘週期為單位。如果不知道時鐘週期的時間，就不可能了解一组數字是否比另一组數字更快。 舉例來說，DDR3-2000記憶體的频率是1000 MHz，其週期為1 ns。基於這個1 ns的時鐘，CL=7给出的絕對延遲為7 ns。而更快的DDR3-2666（時鐘1333 MHz，每個週期0.75 ns）則可能用更大的CL=9，但產生的絕對延遲6.75 ns更短。 现代DIMM包括一個串行存在檢測（SPD）ROM芯片，其中包含為自動配置推薦的記憶體時序。PC上的BIOS可能允許用戶調整時序以提高性能（存在降低穩定性的風險），或在某些情况下增加穩定性（如使用建議的時序，甚至用更高的時序）。 (zh)
|
| has abstract
| - كمون ذاكرة (بالإنجليزية: memory latency) وهو الوقت الذي تستغرقه الذاكرة من إعطاء الأمر بقراءة المعلومات إلى حين استرجاعها. وهذا الوقت مهم جدا في عالم الحاسوب لأن وحدة المعالجة المركزية لا تستطيع احتواء المعلومات كلها في تنظيم الذاكرة المخبئية ولكن تقوم بسحب المعلومات من ذاكرة الوصول العشوائي فلذلك يعمل الحاسوب أسرع كلما كان كمون الذاكرة أصغر. (ar)
- Memory timings or RAM timings describe the timing information of a memory module. Due to the inherent qualities of VLSI and microelectronics, memory chips require time to fully execute commands. Executing commands too quickly will result in data corruption and results in system instability. With appropriate time between commands, memory modules/chips can be given the opportunity to fully switch transistors, charge capacitors and correctly signal back information to the memory controller. Because system performance depends on how fast memory can be used, this timing directly affects the performance of the system. The timing of modern synchronous dynamic random-access memory (SDRAM) is commonly indicated using four parameters: CL, TRCD, TRP, and TRAS in units of clock cycles; they are commonly written as four numbers separated with hyphens, e.g. 7-8-8-24. The fourth (tRAS) is often omitted, or a fifth, the Command rate, sometimes added (normally 2T or 1T, also written 2N, 1N). These parameters (as part of a larger whole) specify the clock latency of certain specific commands issued to a random access memory. Lower numbers imply a shorter wait between commands (as determined in clock cycles). What determines absolute latency (and thus system performance) is determined by both the timings and the memory clock frequency. When translating memory timings into actual latency, it is important to note that timings are in units of clock cycles, which for double data rate memory is half the speed of the commonly quoted transfer rate. Without knowing the clock frequency it is impossible to state if one set of timings is "faster" than another. For example, DDR3-2000 memory has a 1000 MHz clock frequency, which yields a 1 ns clock cycle. With this 1 ns clock, a CAS latency of 7 gives an absolute CAS latency of 7 ns. Faster DDR3-2666 memory (with a 1333 MHz clock, or 0.75 ns per cycle) may have a larger CAS latency of 9, but at a clock frequency of 1333 MHz the amount of time to wait 9 clock cycles is only 6.75 ns. It is for this reason that DDR3-2666 CL9 has a smaller absolute CAS latency than DDR3-2000 CL7 memory. Both for DDR3 and DDR4, the four timings described earlier are not the only relevant timings and give a very short overview of the performance of memory. The full memory timings of a memory module are stored inside of a module's SPD chip. On DDR3 and DDR4 DIMM modules, this chip is a PROM or EEPROM flash memory chip and contains the JEDEC-standardized timing table data format. See the SPD article for the table layout among different versions of DDR and examples of other memory timing information that is present on these chips. Modern DIMMs include a Serial Presence Detect (SPD) ROM chip that contains recommended memory timings for automatic configuration as well as XMP profiles of faster timing information (and higher voltages) to allow a quick and easy performance boost via overclocking. The BIOS on a PC may allow the user to manually make timing adjustments in an effort to increase performance (with possible risk of decreased stability) or, in some cases, to increase stability (by using suggested timings). Note: Memory bandwidth measures the throughput of memory, and is generally limited by the transfer rate, not latency. By interleaving access to SDRAM's multiple internal banks, it is possible to transfer data continuously at the peak transfer rate. It is possible for increased bandwidth to come at a cost in latency. In particular, each successive generation of DDR memory has higher transfer rates but the absolute latency does not change significantly, and especially when first appearing on the market, the new generation generally has longer latency than the previous one. Increasing memory bandwidth, even while increasing memory latency, may improve the performance of a computer system with multiple processors and/or multiple execution threads. Higher bandwidth will also boost performance of integrated graphics processors that have no dedicated video memory but use regular RAM as VRAM. Modern x86 processors are heavily optimized with techniques such as instruction pipelines, out-of-order execution, memory prefetching, memory dependence prediction, and branch prediction to preemptively load memory from RAM (and other caches) to speed up execution even further. With this amount of complexity from performance optimization, it is difficult to state with certainty the effects memory timings may have on performance. Different workloads have different memory access patterns and are affected differently in performance by these memory timings. (en)
- La latence CAS (CAS Latency (CL) en anglais) correspond au nombre de cycles d'horloge précédant l'acheminement des données après la réception d'une commande, ce délai dépend du temps de réaction interne. Il est lié au délai d'activation d'une rangée (Row Address Strobe (RAS) en anglais) et au délai d'activation d'une colonne (Column Address Strobe (CAS) en anglais) correspondant à une adresse mémoire ainsi qu'au délai que le circuit prend pour renvoyer le contenu sur le bus de données. Elle est exprimée en nanosecondes, mais plus généralement en nombre de cycles d'horloge. La mémoire avec une latence CAS faible est plus rapide que celle présentant une latence CAS élevée; plus la CL d'une mémoire est élevée (par exemple, CL5), plus elle est lente. C'est donc le rapport entre le temps d'accès de colonne et le temps de cycle d'horloge.La latence CAS 2 (CL2) offre une légère augmentation de performance par rapport à la latence CAS 3 (CL3). Cependant, un système ne sera pas nécessairement plus rapide si on opte pour une mémoire vive plus rapide. La vitesse d'un ordinateur étant basée sur celle de la 'liaison la plus lente', on ne peut doper un système en y ajoutant de la mémoire plus rapide que celle dont dispose déjà le système. En conclusion, plus le temps de latence est faible, meilleures sont les performances. (fr)
- Латентность (в том числе англ. CAS Latency, CL; жарг. тайминг) — временна́я задержка сигнала при работе динамической оперативной памяти со страничной организацией, в частности, SDRAM. Эти временны́е задержки также называют таймингами и для краткости записывают в виде трех чисел, по порядку: CAS Latency, RAS to CAS Delay и RAS Precharge Time. От них в значительной степени зависит пропускная способность участка «процессор-память» и задержки чтения данных из памяти и, как следствие, быстродействие системы. Мера таймингов — такт шины[какой?] памяти. Таким образом, каждая цифра в формуле 2-2-2 означает задержку сигнала для обработки, измеряемая в тактах шины памяти. Если указывается только одна цифра (например, CL2), то подразумевается только первый параметр, то есть CAS Latency. Иногда формула таймингов для памяти может состоять из четырёх цифр, например 2-2-2-6. Последний параметр называется «DRAM Cycle Time Tras/Trc» и характеризует быстродействие всей микросхемы памяти. Он определяет отношение интервала, в течение которого строка открыта для переноса данных (tRAS — RAS Active time), к периоду, в течение которого завершается полный цикл открытия и обновления ряда (tRC — Row Cycle time), также называемого циклом банка (Bank Cycle Time). Производители обычно снабжают свои чипы, на основе которых построена планка памяти, информацией о рекомендуемых значениях таймингов для наиболее распространенных частот системной шины. На планке памяти информация хранится в чипе SPD и доступна чипсету. Просмотреть эту информацию можно программным образом, например, программой CPU-Z. С точки зрения пользователя, информация о таймингах позволяет примерно оценить производительность оперативной памяти до её покупки. Таймингам памяти поколений DDR и DDR2 придавалось большое значение, поскольку кэш процессора был относительно мал и программы часто обращались к памяти. Таймингам памяти поколения DDR3 уделяется меньше внимания, поскольку современные процессоры (например AMD Bulldozer, Trinity и Intel Core i5, i7) имеют сравнительно большие L2-кэши и снабжены огромным L3-кэшем, что позволяет этим процессорам гораздо реже обращаться к памяти, а в некоторых случаях программа и её данные целиком помещается в кэш процессора (см. Иерархия памяти). (ru)
- 記憶體時序（英語：Memory timings或RAM timings）是描述同步動態隨機存取存储器（SDRAM）性能的四个参数：CL、TRCD、TRP和TRAS，單位為時鐘週期。它們通常被寫為四個用破折號分隔開的數字，例如7-8-8-24。第四個參數（RAS）經常被省略，而有時還會加入第五個參數：Command rate（命令速率），通常為2T或1T，也寫做2N、1N。這些參數指定了影響隨機存取存储器速度的潛伏時間（延遲時間）。較低的數字通常意味着更快的性能。決定系统性能的最终元素是實際的延遲時間，通常以奈秒為單位。 當將記憶體時序轉換為實際的延遲時，最重要的是注意它是以時鐘週期為單位。如果不知道時鐘週期的時間，就不可能了解一组數字是否比另一组數字更快。 舉例來說，DDR3-2000記憶體的频率是1000 MHz，其週期為1 ns。基於這個1 ns的時鐘，CL=7给出的絕對延遲為7 ns。而更快的DDR3-2666（時鐘1333 MHz，每個週期0.75 ns）則可能用更大的CL=9，但產生的絕對延遲6.75 ns更短。 现代DIMM包括一個串行存在檢測（SPD）ROM芯片，其中包含為自動配置推薦的記憶體時序。PC上的BIOS可能允許用戶調整時序以提高性能（存在降低穩定性的風險），或在某些情况下增加穩定性（如使用建議的時序，甚至用更高的時序）。 注意：記憶體頻寬是測量記憶體的吞吐量，並通常受到傳輸速率而非潛伏時間的限制。通過訪問SDRAM的多個内部bank，有可能以峰值速率連續傳輸。可能以增加潜伏時間為代價來增加頻寬。具體來說，每個新一代的DDR記憶體都有著較高的傳輸速率，但絕對延遲則没有顯著變化，尤其是市場上首批的新一代產品，通常有著較上一代更長的延遲。 即便增加了記憶體延遲，增加記憶體頻寬也可以改善多處理器或多個執行緒組成的電腦系統的性能。更高的頻寬也可以提升沒有專用VRAM的的性能。 (zh)
- Латентність (англ. CAS Latency, CL; жарг. Таймінг) — час затримки сигналу під час роботи динамічної оперативної пам'яті зі сторінковою організацією, зокрема, SDRAM. Ці часові затримки також називають таймінгами і для стислості записують у вигляді трьох чи чотирьох чисел, по порядку: CAS Latency, RAS to CAS Delay і RAS Precharge Time. Від них значною мірою залежить пропускна здатність між процесором та пам'яттю і затримка читання даних із пам'яті та, як наслідок, швидкодія системи. (uk)
|
![[RDF Data]](/fct/images/sw-rdf-blue.png)
![[cxml]](/fct/images/cxml_doc.png)
![[csv]](/fct/images/csv_doc.png)
![[text]](/fct/images/ntriples_doc.png)
![[turtle]](/fct/images/n3turtle_doc.png)
![[ld+json]](/fct/images/jsonld_doc.png)
![[rdf+json]](/fct/images/json_doc.png)
![[rdf+xml]](/fct/images/xml_doc.png)
![[atom+xml]](/fct/images/atom_doc.png)
![[html]](/fct/images/html_doc.png)